Вопросы по теме 'verilog'
Анализ покрытия в Verilog — 0&&0?
Я провожу несколько тестов чипа через Verilog и столкнулся с небольшой проблемой, когда немного почесал голову. Я проверяю охват кода, чтобы убедиться, что все состояния происходят при рандомизированном тестировании всех параметров и т. д.
При...
248 просмотров
schedule
14.11.2023
Два главных компонента, управляющих одним и тем же подчиненным устройством (назначение адресов), Intel Quartus Prime Platform Designer (Qsys)
Я делаю проект с использованием DE1-SoC (FPGA + ARM cortex A9). Вы можете увидеть часть дизайна (Qsys, дизайнер платформы) здесь
Встроенная память (RAM, image_memory) управляется двумя разными мастерами. Один из мастеров хорошо известен...
290 просмотров
schedule
21.12.2023
Имя ошибки Vivado: [Synth 8-6859] многоуправляемая сеть на штифте
module top(
input [59:0] first,
input [59:0] second,
output out
);
wire [14:0] out_wire;
assign first[19:0]= 20'b1111111111111111111;
assign first[39:20]= 20'b0000000000000000000;
assign first[59:40]=20'b11001100110011001100;...
1509 просмотров
schedule
23.10.2023
